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半導体パッケージング技術, FOWLPのGaN HEMTへの適用

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半導体デバイスのパッケージング技術としてFOWLP (Fan Out Wafer Level Packge)が注目を集めている。
iPhoneにFOWLPを適用したチップが採用されたのがきっかけで、FOWLPを適用したチップが増えてきている。
最近では、CPUに代表されるSiデバイスだけでなく、化合物半導体に適用する動きもある。
ここでは、5Gなどの高周波デバイスに使われるGaNデバイスにFOWLPを適用するという論文を紹介する。

GaNデバイスへのFOWLPの適用

論文タイトル:Fan-out Wafer Level Packaging of GaN Components for RF Applications
著者:Tanja Braun et al.
書誌情報:2020 IEEE 70th Electronic Components and Technology Conference (ECTC), 2020, pp. 7-13
URL:https://ieeexplore.ieee.org/abstract/document/9159349

5Gや衛星通信、レーダー用の高周波デバイスとしてGaNデバイスが用いられており、市場は拡大を続けている。GaNデバイスはチップとセラミックでできた抵抗やキャパシタをメタルパッケージの中に配置し、ワイヤーボンディングで接続するのが一般的である。

しかしながら、上記のようなパッケージは非常にコストが高いし、デバイスの小型化ができない。
今後、5G, その先の6GではMIMO技術を使うことが想定されるが、MIMOでは多数のチップをアンテナに配置するため、チップの小型化、低コスト化が求められる。

そこで、Siデバイスではすでに使用されているFOWLPを適用することが検討されている。

FOWLPは図に示すような構造になっており、従来のパッケージングよりも、短距離・低インダクタンスの配線が可能になる。また、再配線層に抵抗やキャパシタを配置することも可能である。
さらに、GaNデバイスは一般的に基板を薄くして裏面から表面へ貫通ビアを形成し、設置していたが、その必要が無くすことができる。

一方で、課題はエアブリッジ層への影響や、寄生容量の増加などがある。

この論文ではGaNデバイスでのFOWLPのプロセスを説明している。

図1 デバイスパッケージの種類[1] (d)がFOWLP。

 

参考文献

[1] John H. Lau “Fan-Out Wafer-Level Packaging” Springer (2018).
https://www.springer.com/gp/book/9789811088834

[2] TSMC、Apple「A10/A11」をほぼ独占的に製造か
https://eetimes.itmedia.co.jp/ee/articles/1611/02/news037.html

 

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